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    公开号:WO1988002577A1
    申请号:PCT/JP1987/000734
    申请日:1987-10-02
    公开日:1988-04-07
    发明作者:Taiichi Otuji；Naoaki Narumi
    申请人:Nippon Telegraph And Telephone Corporation；
    IPC主号:H03K5-00
    专利说明:
    [0001] 明 細 書
    [0002] タ ィ ミ ング信号遅延回路装置 技 術 分 野
    [0003] 本発明は、 タ ィ ミ ング信号に、 予定の設定値を有す る遅延時間だけ遅延を与ぇる タ ィ ミ ング信号遅延回路 装置に闋する。 背 景 技 術
    [0004] 従来、 第 7 図に示すょ ぅ な、 入カタ ィ ミ ング信号 Q
    [0005] 1 の供給さ れる論理ゲ一 ト回路 1 と、 その出カ側に接 続され -た、 抵抗 R と可変容量素子 C と か らなる複数 n 個の遅延回路本体 D 〜 D nが縦続接続されてぃ る縦続 接続回路 G を有 し、 その遅延回路本体 D i〜 D nの可変 容量素子 C の容量を、 縱繞接続回路 G から実際に得 ら れる 出カタ ィ ミ ング信号 Q 2 の入カタ ィ ミ ング信号 Q 1 に対する遅延時間の値の、 縦繞接続回路 Uか ら得 ら れる 出カタ ィ ミ ング信号の入カタ ィ ミ ング信号 Q 1 に 対する遅延時間の予定の設定値か ら の誤差量を表 して ぃる コー ド化されてぃる誤差情報 E を入カとする Dノ
    [0006] A変換回路 B か ら のァナロ グ制御信号にょ っ て制御す る こ と にょ っ て、 縦続接続回路 G から、 出カタ ィ ミ ン グ信号 Q 2 を、 入カタ ィ ミ ン グ信号 Q 1 に対して上述 した予定の設定値に最も近ぃ値の遅延時間だけ遅延 し て出カする ょ ぅ にな されたタ ィ ミ ング信号遅延回路装 一 2 ー JP87/00734
    [0007] 置が提案されてぃる。
    [0008] また、 第 8 図に示すょ ぅ な、 入カタ ィ ミ ング信号 Q
    [0009] 1 を三角波に変換する波形変換回路 11と、 その出カ側 に接続された閾値ゲ一 ト回路 12と の縦繞接繞回路 Gを 有し、 その閎値ゲー ト回路 12の閾値を、 第 7 図の場合 と同様の誤差情報 E を入-カとする 0ノ 変換回路 8 か らのァナログ制御信号にょって制御する こ と にょって、 縦続接鐃回路 Gから、 出カタ ィ ミ ング信号 Q 2 を、 入 カタィ ミ ング信号 Q 1 に对して上述した予定の設定値 に最も近ぃ値の遅延時間だけ遅延して出カするょぅ に なされたダィ ミ ング信号遅延回路装置も、 従来、 提案 されてぃる。 . . - 発明が解決しょぅ とする問題点
    [0010] しかしながら、 第 7 図で上述したタィ ミ ング信号遅 延回路装置の場合、 D Z A変換回路 Bが高精度に搆成 されてぃなぃ限り 、 高精度な遅延時間に遅延の与ぇら れた出カタ ィ ミ ング信号 Q 2 を出カする こと ができな ぃと ともに、 高精度に構成された D Z A変換回路 B を 必要と してぃる ことなどから、 タ ィ ミ ング信号遅延回 路装置を、 小型密実に、 半導体集積回路化するのに困 難を伴ってぃた。
    [0011] また、 第 8図で上述したタィ ミ ング信号遅延回路装 置の場合も、 波形変換回路 1し 闊値ゲ一 ト回路 12及び
    [0012] Dノ A変換回路 B が高精度に搆成されてぃなぃ限リ、 - _
    [0013] 高精度な遅延時間に遅延の与ぇ られた出カタ ィ ミ ング 信号 Q 2 を出カする こ と ができなぃ と と も に、 高精度 に構成された波形変換回路 1 1、 閎値ゲ一 ト 回路 1 2及び D Z A変換回路 B を必要と してぃる こ と な どから、 第 7 図の場合と 同様に、 タ ィ ミ ング信号遅延回路装置を、 小型密実に、 半導体集積回路化する のに困難を伴っ て ぃた。 発 明 の 課 題
    [0014] .ょっ て、 本発明は、 上述 した欠点のなぃ新規な、 タ ィ ミ ン グ信号遅延回路装置を提案せん とする ものでぁ る。
    [0015] 本願第 1 番目 の発明にょ る タ ィ ミ ジグ信号遅延回路 装置は、 タ ィ ミ ン グ信号に互ぃ に異なる遅延時間 を与 ぇる複数 m個の遅延回路本体 〜 D mと 、 それ ら遅延 回路本体 D t D mの入カ側または出カ側に接続され且 っ上記複数 m個の遅延回路本体 D D m中の 1 っ を制 御惰報に基づき選択する選択回路と を有する複数 n個 の遅延回路！ 〜！； が縦続接続されてぃる縦続接続回 路と、 出カタ ィ ミ ング信号の入カタ ィ ミ ング信号に対 する遅延時間の予定の設定値を表してぃ る設定情報と 、 上記縦続接続回路から得られる出カタ ィ ミ ング信号の 入カタ ィ ミ ング信号に対する遅延時間の値の、 上記設 定値から の誤差量を表 してぃ る誤差情報と を受けて、 それ ら設定情報及び誤差情報の演算を行ぃ、 上記遅延 回路 Ui Unの選択回路に対する上記制御情報を、 上 記 続接続回路から得られる上記出カタ ィ ミ ング信号 の上記入カタ ィ ミ ング信号に対する遅延時間の値が上 記設定値に最も近ぃ値で得られるべく発生させる演算 制御回路と を有する。
    [0016] また、 本顏第 2番目の発明にょるタ ィ ミ ング信号遅 延回路装置は、 タィ ミ ング信号に互ぃに異なる遅延時 間を与.ぇる複数 m個の遅延回铬本体 Dt D と、 それ ら遅延回路本体 D Dmの入カ側または出カ側に接繞 され且っ上記複数 m個の遅延回路本体 Di〜 Dm中の 1 っを制御情報に基づき違択する選択回路と を有する複 数 n個の遅延回路 U丄〜 U πと、 上 己タ ィ ミ ング信号に 互ぃに異なる遅延時間-を与ぇる複数 k個の補正用遅延 回路本体 D i' E ， と、 それら補正用遅延回路本体 Di' Dk '中の 1っを補正用制御情報に基づき選択す る補正用選択回路と を有する β個（ β は 1以上の整数） の補正用遅延回路！： 〜！！ とが、 縦繞接続されてぃ る縦繞接続回路と、 出カタ ィ ミ ング信号の入カタ ィ ミ ング信号に対する遅延時間の予定の設定値を表してぃ る設定情報と、 上記縦続接繞回路から得られる出カタ ィ ミ ング信号の入カタ ィ ミ ング信号に対する遅延時間 の値の、 上記設定値からの誤差量を表ゎしてぃる誤差 情報を受けて、 それら設定情報及び誤差情報の潦算を 行ぃ、 上記遅延回路 U 〜 II ηの選択回路に対する上記 制御情報及ぴ上記補正用遅延回路 U 〜 U の選択回 路に対する補正用制御情報を、 上記縦続接続回路から 得られる上記出カタ ィ ミ ング信号の上記入カタ ィ ミ ン グ信号に対する遅延時間の値が上記設定値に最も近ぃ 値で得られるべ く発生させる演算制御回路と を有する。
    [0017] 本願第 1 番目 の発明にょ る タ ィ ミ ング信号遅延回路 装置にょれば、 遅延回路 U i U nのそれぞれにぉぃて そ の 選択 回路 に ょ っ て選択 さ れ た遅延回路本体 〜 D m中 の 1 っ か ら な る 、 全体 と し て n 個の遅延回 路本体がそれぞれタ ィ ミ ング信号に与ぇる遅延時間の 和の遅延時間だけ、 入カタ ィ ミ ン グ信号に対して遅延 してぃ る 出カタ ィ ミ ン グ信号を、 縦続接続回路から出 カさせる こ と ができ る ので、 タ ィ ミ ング信号遅延回路 装置と しでの機能が得られる。 ，
    [0018] そ して、 こ の場合、 遅延回路じェ〜！：^の遅延回路本 体 D 〜 D mのそれぞれがタ ィ ミ ング信号に与ぇる遅延 時間が、 予め適当 に選定されてぃれば、 それ らの遅延 時間 が と く に高精度で な く て も 、 従っ て、 遅延回路 丄〜じ^の遅延回路本体 D i D が高精度に搆成され てぃな く ても、 高精度な遅延時間に遅延された出カタ ィ ミ ング信号を出カさせる こ と ができ る。
    [0019] また、 この ょ ぅ に遅延回路！！ェ〜！；っの遅延回路本体 D i〜 D mが高精度に搆成されてぃな く ても ょぃので、 また、 遅延回路！！ェ〜！；^の選択回路、 及び演算制御回 路も、 容易に、 半導体集積回路化する こ と ができ る の で、 タ ィ ミ ング信号遅延回路装置を、 小型密実に、 容 易に、 半導体集積回路化するこ とができる。
    [0020] さ らに、 本康第 1番目の発明にょるタィ ミ ング信号 遅延回路装置にぉぃて、 前述した設定値の予定の設定 分解能を T d、 第 j 番巨の遅延回路 Uj ( j = 1， 2…… n )にぉける第 i 番目 の遅延回路本体 D i ( i = 1， 2 ……！ n )が上記タ ィ ミ ン グ信号に与ぇる遅延時間 を T u とする と き、-
    [0021] T i j = T d - ( i - l ) - m i -1 (1) の闋係を満足させれば、 各遅延回路本体がタ ィ ミ ング 信号に与ぇる遅延時間に、 絶対誤差を有してぃても、 相対誤差がなぃ場合、 設定分解能の値と絶対誤差の値 との和の値から、 .その和の値でなる飛び時間間隔を順 次等間隔にとぅ た複数の値中の 1っの値だけ、 遅延時 間の与ぇられた出カタィ ミ ング信号を出カさせる こと ができる。
    [0022] また、 本顚第 1番目の発明にょる タ ィ ミ ング信号遅 延回路装置にぉぃて、 前述した設定値の予定の設定 分解能を T d、 第 j 番巨の遅延回路 ( j = 1， 2…… n )にぉける第 i 番 目 の遅延回路本体 D t ( i = 1 , 2 … · - m )がタ ィ ミ ング信号に与ぇる遅延時間を T u -、 その遅延時間 T の相対誤差率の絶对値を e とする と き、 遅延時間 T u が、
    [0023] ( l + e ) T ij = ( l - e ) ( ∑ TmK + T( ι-ι > ) + Τά (2) の闋係を満足してぃれば、 各遅延回路本体がタ ィ ミ ン - -
    [0024] グ信号に与ぇる遅延時間に、 相対誤差を有 してぃても、 設定分解能の値と相対誤差と の和の値から、 その和の 値でなる飛び時間間隔を順次等間隔に と っ た複数の値 中の所望の 1 っの値だけ、 遅延時間の与ぇ られた出カ タ ィ ミ ング信号を出カさせる こ と ができ る 。
    [0025] ま た、 本顥第 2 番目 の発明にょ る タ ィ ミ ング信号遅 延回路装置にょれば、 遅延回路 Uェ〜 U nのそれぞれに ぉぃてその選択回路にょ っ て選択された遅延回路本体 D i D m中の 1 っ か ら なる、 全体と して n個の遅延回 路本体がそれぞれタ ィ ミ ン グ信号に与ぇる遅延時間の 和と 、 補正用遅延回路 u 〜 U のそれぞれにぉぃて その選択回路にょ っ て還択された補正用遅延回路本体
    [0026] D 〜 D k，中の 1 っ から なる、 全体と して β 個の補正 用遅延回路本体がそれぞれ タ ィ ミ ン グ信号に与ぇる遅 延時間の和と の和だけ、 入カ タ ィ ミ ン グ信号に対 して 遅延 してぃる出カタ ィ ミ ング信号を、 縦続接続回路か - ら出カ させる こ と ができ る ので、 本願第 1 番目 の発明 にょ る タ ィ ミ ン グ信号遅延回路装置の場合と 同様に、 タ ィ ミ ング信号遅延回路装置と しての機能が得 られる 。
    [0027] そ して、 この場合も、 本顚第 1 番目 の発明にょ る タ ィ ミ ン グ信号遅延回路装置の場合と 同様に、 遅延回路
    [0028] U i U nの遅延回路本体 0 1〜 0„1のそれぞれがタ ィ ミ ング信号に与ぇる遅延時間及び補正用遅延回路 u 〜
    [0029] U の補正用遅延回路本体 D ^ D のそれぞれがタ ィ ミ ング信号に与ぇる遅延時間が、 予め適当に選択さ _ -
    [0030] れてぃれば、 それらの遅延時間がと く に高精度でな く ても、 従って、 遅延回路 U ^ U nの遅延回路本体13
    [0031] 〜 D m、 及び補正用遲延回路 U 〜 U i ' の補正用遅 延回路本体 D 〜 D k，が高精度に搆成されてぃなく て も、 高精度の遅延時間に遅延された出カタィ ミ ング信 号を出カさせる ことができる。
    [0032] しかしながら、 本願第 2番目の発明にょるタ ィ ミ ン グ信号遅延回路装置の場合、 遅延回路！！ェ〜！！ の外、 補正用遅延回路 U 〜 υ を有するので、 本顥第 1番 目の発明にょるタ ィ ミ ング信号遅延回路装置の場合ょ リも、 ょ リ高精度な遅延哼間に遅延された出カタィ ミ ング信号.を出カさせる ことができる。- また、 本願第 2番目の発明にょるタィ ミ ング信号遅 延回路装置の場合、 本顧第 1番目の発明にょるタ ィ ミ ング信号遅延回路装置の場合と同様に、 遅延回路
    [0033] 〜 U ηの遅延回路本体 D i〜 D 、 及び補正用遅延回 路 U i '〜 U の補正用遅延回路本体 D 〜 D が高精 度に搆成されてぃなく てもょぃので、 また、 遅延回路 ！^〜！^及び補正用遅延回路 U 〜 U の選択回路、 及び演算制御回路も容易に半導体集積回路化する こと ができるので、 タ ィ ミ ング信号遅延回路装置を、 小型 密実に、 容易に、 半導体集積回路化することができる。
    [0034] さ らに、 本願第 2番目の発明にょるタ ィ ミ ング信号 遅延回路装置にぉぃて、 前述した設定値の予定の設定 分蘚能を T d、 第 j 番目の遅延回路 II』 （ j = 1 ， 2 …… n )にぉける第 i 番 目 の遅延回路本体 D i ( i = 1 , 2 …… m )が上記タ ィ ミ ン グ信号に与ぇる遅延時間 を T U と する と き、 前述 し た（1)式の関係 を満足 し—、 且っ第 ]3番目の補正用遅延回路 113，（ |8 = 1 ， 2 …… β ) に ぉけ る第 α 番 目 の補正用遅延回路 D « ( a = 1 , 2 …… k ) がタ ィ ミ ン グ信号に与ぇる遅延時間 を T « 5 とする と き、
    [0035] T"3 = Tr ( α — 1 ) · k 1 (3) の関係を満足してぃれば、 各遅延回路本体及び各補正 用遅延回路本体がタ ィ ミ ング信号に与ぇる遅延時間に 相対誤差を有してぃても、 本願第 1番目の発明にょる タ ィ ミ ン グ信号遅延回路装置に ぉぃて前述 し た（2) 式の関係を満足してぃる場合と同様に、 設定分解能と 相対誤差と の和の値から、 その和の値でなる飛ぴ時間 間隔を順次と っ た複数の値中の所望の 1 っの値だけ、 遅延時間の与ぇ られた出カタ ィ ミ ング信号を出カさせ る こ と ができる。 図面の簡単な説明
    [0036] 第 1 図は、 本願第 1 番目の発明にょるタ ィ ミ ング信 号遅延回路装置の実施例を示す系統的接镜図でぁる。
    [0037] 第 2 図は、 その遅延回路 U i Uaの遅延回路本体 Di D*の実施例を示す接続図でぁる。
    [0038] 第 3 図及び第 4 図は、 第 1 図に示す本発明にょる タ ィ ミ ン グ信号遅延回路装置に ぉけ る 、 遅延回路！！丄 〜！ J3 の遅延回路本体 D i D *の タ ィ ミ ン グ信号に 对して与ぇる遅延時間を示す図でぁる。
    [0039] 第 5 図は、 本穎第 2番目の発明にょるタ ィ ミ ング信 号遅延回路装置の実施钶を示す系統的接続図でぁる。
    [0040] 第 6 図は、 その遅延回路！；ェ〜 U3の遅延回路本体
    [0041] 0丄〜 04、 及び遅延回路 U，の遅延回路本体 Di' D のタィ ミ ング信号に对して与ぇる遅延時間を示す図で ぁる。
    [0042] 第 7 図及び第 8 図は、 従来のタィ ミ ング信号遅延回 路装置を示す系統的接続図でぁる。
    [0043] 第 9 図は本発明にぉける演算制御回路のー実施例を 示す機能ブロ ッ ク図でぁる。 " 凳明を実施するための最良の形態
    [0044] 実施例 1
    [0045] 次に、 第 1 図を伴って、 本願第 1番目の発明にょる タ ィ ミ ング信号遅延回路装置の実施树を述べょ ぅ 。
    [0046] 第 1 図に示す本顚第 1番目の発明にょるタ ィ ミ ング 信号遅延回路装置は、 複数 n個、 例ぇば 3假の遅延回 路！！^〜！！ - が縦続接繞されてぃる縦繞接繞回路 G を有する。 .
    [0047] 遅延回路 U j ( j = 1 ， 2 … -' · n ( = 3 ) )は、 タィ ミ ン グ信号に互ぃに異なる遅延時間を与ぇる複数 m個、 例 ぇば 4個の遅延回路本体 D Dnu- )それら遅延回路 本体 D i〜 D 4の例ぇば出カ側に接繞され且っ複数 m個 - -
    [0048] (この場合 4個）の遅延回路本体 D 〜 D4中の 1 っ を、 後述する演算制御回路 Mからの制御情報に基づき選択 する選択回路 S と を有する。
    [0049] 遅延回路 U j に ぉけ る 遅延回路本体 D i ( i = 1 , 2 …… m ( = 4 ) )と しては、 例ぇば第 2 図に示すょ ぅ な、 ナン ドゲ一 ト 21を用ぃた伝送系が用ぃ られ、 そ して、 その伝送系に、 その配線容量 22、 バィポ一ラ ト ラ ンジ スタ をそのべース · コ レ ク タ 間容量を利用すべ く 用ぃ てぃ る容量素子 23、 バィポ一ラ ト ラ ンジスタ を そのべ ース · ェ ミ ッ タ 間容量を利用すべ く 用ぃてぃる容量素 子 24な どが接続さ れてぃる構成を有する 1 っ以上の系 を用ぃ得る。 ' .
    [0050] また、 第 1 図に示す本願第 1 番 目 の発明に 'ょ る タ ィ ミ ン グ信号遅延回路装置は、 遅延回路じェ〜し^の選択 回路 S に対する演算制御回路 Mと を有する。
    [0051] この演算制御回路 Mは、 縦続接続回路 G から得られ る 出カ タ ィ ミ ング信号 Q 2 の入カタ ィ ミ ング信号 Q 1 に対す る 遅延時間の予定の設定値（こ れ を T Pと する） を 表ゎ し て ぃ る 設定情報（こ れ を Ρ と す る ） と 、 縦 続接続回路 G か ら実際に得 られる 出カ タ ィ ミ ング信 号 Q 2 の入カ タ ィ ミ ン グ信号 Q 1 に対す る遅延時間 (これを TRとする）の値の、 上述した設定値 TPからの 誤差量を表ゎ してぃ る、 第 7 図及び第 8 図で上述 し た と 同様の誤差情報 Ε と を受けて、 それ ら設定情報 Ρ及 び誤差情報 Ε の演算を行ぃ、 遅延回路し 〜 の選択 - -
    [0052] 回路 S に対する制御情報 Wi〜W3を、 縦繞接続回路 G から得られる出カタィ ミ ング信号 Q 2の入カタ ィ ミ ン グ信号 Q 1 に对する遅延時間 T Rの値が上述 じた設 定値 TPに最も近ぃ値で得られる内容で発生する。
    [0053] 以上が、 本願第 1番目の発明にょるタィ ミ ング信号 遅延回路装置の実施例の構成でぁる。
    [0054] このょ ぅ な搆成を有する本願第 1番目の発明にょる タ ィ ミ ング信号遅延回路装置にょれば、 遅延回路 u i
    [0055] 〜 U 3 の それぞれにぉぃてその選択回路 S に ょ っ て 選択された遅延回路本体 Di〜 D4中の 1っからなる、 全体と して 3個の遅延回路本体がそれぞれタ ィ ミ ング 信号に与ぇる遅延時間の和の値でな'る上述した設定値 T Pに最も近 遅延時間 T Rだけ、 入カタィ ミ ング信号 Q 1 に対して遅延してぃる出カタ ィ ミ ング信号を、 縱 繞接繞回路 Gから出カさせる こと ができる。
    [0056] すなゎち、 ぃ ま、 遅延回路 U j ( j = 1 ， 2 · -' … n ( = 3 ) )にぉける遅延回路本体 D i ( i = 1 , 2 ···… m ( == 4 ) )がタ ィ ミ ング信号に与ぇる遅延時間を T とす る と き 、 遅延回路！！丄にぉぃて例ぇば遅延回路 本体 D2を選択回路 S にょって制御情報 の内容に基 づき選択させ、 ま た、 遅延回路 U 2 にぉぃて例ぇば 遅延回路本体 D iを制御情報 W2の内容に基づき選択回 路 S に ょ っ て選択させ、 さ ら に遅延回路 U 3 にぉぃ て例ぇば遅延回路本体 D3 を選択回路 S にょっ て制 御情報 W3の内容に基づき選択させれば、 - -
    [0057] T R = T i 2 + T 2 1 + Τ 3 a
    [0058] で表ゎ さ れ る 遅延時間 T Rだけ、 入カ タ ィ ミ ン グ信 号 Q 1 に対 して遅延 してぃる出カタ ィ ミ ング信号 Q 2 を 、 上述 し た設定値 T Pに最も近ぃ遅延時間だけ入 カタ ィ ミ ン グ信号 Q 1 に対 して遅延 してぃる 出カ タ ィ ミ ング信号と して、 出カさせる こ と ができ る。
    [0059] 従っ て、 第 1 図に示す本願第 1 番 目 の発明にょ る タ ィ ミ ン グ信号遅延回路装置にょれば、 タ ミ ング信号 遅延回路装置と しての機能が得られる。
    [0060] そ して、 この場合、 出カタ ィ ミ ング信号 Q 2 を、 上 述 し た遅延時間の与ぇ られたも の と して、 縦続接続回 路 G から出カさせる こ と ができ るので， 遅延回路 の遅延回路本体 D i D 4、 遅延回路 112 の遅延回路 本体 Di C^ 遅延回路 U 3の遅延回路本体 1〜 04 がそれぞれ タ ィ ミ ン グ信号に与ぇ る遅延時間 T i T 14 , Τ21 Τ24 Τ31 Τ34が、 予め適当に選択さ れてぃれば、 それ ら遅延時間がと く に高精度でな く て も 、 従 っ て 、 遅延回路 U U g の遅延回路本体 01 D 4 が高精度 に構成 さ れて ぃ な く て も 、 高精度な 遅延時間に遅延された出カタ ィ ミ ング信号 Q 2 を、 縦 続接繞回路 G か ら 出カさせる こ と ができ る 。
    [0061] また、 このょ ぅ に、 遅延回路 Ut Usの遅延回路本 体 D D 4が高精度に構成 'されてぃな く ても ょ ぃので、 また、 遅延回路 111 113の選択回路 S 及ぴ演算制御回 路 Mも、 容易に、 半導体集積回路化する こ と ができ る _ -
    [0062] ので、 タィ ミ ング信号遅延回路装置を小型密実に、 容 易に、 半導体集積回路化する ことができる。
    [0063] さ らに、 第 1 図で上述した本顚第 1番目の発明にょ るタィ ミ ング信号遅延回路装置にぉぃて、 上述した設 定値 TPの予定の設定分解能を T と し、 また、 遅延回 路 U:の遅延回路本体 D iがタィ ミ ング信号に与ぇる遅 延時間を上述したょ ぅ に T : j とすると き、 その遅延時 間 T が、 上述した（1)式と同じ、
    [0064] T ' j = T i · ( i — 1 ) · m 1 (4) の関係 を満足す る ょ ぅ に、 遅延回路 の遅延回路 本体 D ,を搆成させる とする。
    [0065] すなゎ ¾、 例ぇば上述した設定分解能 Τ άを 10PS (ピ ' コ秒）とする と き、 遅延回路し の遅延回路本体 を、 それがタ ィ ミ ング信号に与ぇる遅延時間 T：： を して、 上述 し た（ 4 )式に基づき、 第 3 図に示す暄の遅延時 間（PS)が得られるべく搆成させたとする。
    [0066] しかる と きは、 縦繞接繞回珞 Gから得られる出カタ ィ ミ ング信号 Q 2 の入カタィ ミ ング信号 Q 1 に対する 最大遅延時間 Τ _^χは、 - Tmax = Td · (mn - 1 ) (δ) で与ぇ られる が、 遅延回路 U lJ sの遅延回路本体 D E のそれぞれがタ ィ ミ ング信号に与ぇる遅延時 間 に絶対誤差（これ を T e とする） を有し てぃても、 相对誤差（これ を T cとす る） を有し なぃ場合、 上述 した設定分解能 T iの値と絶対誤差 Teの値との和（T + Te)から、 上述した最大遅延時間 Tmax を与ぇる（5) 式の右辺の 1^ を （1^ + 1 )に置き換ぇて得 られる ( T d + T e ) ' ( m "— 1 ) ま での間にぉぃて、 禾口（ T i + T e )の値でな る飛び時間（こ れ を T q と する）の間 隔を順次等間隔にと っ た複数の値 Ί%， 2 Τ, , 3 Tq ……中の所望の 1 っの値だけ遅延時間の与ぇられた出 カタ ィ ミ ング信号 Q 2 を、 縦続接続回路 Gから出カさ せる こ と ができ る。
    [0067] 例ぇ ば、 上述 し た設定分解能 T d を 10PSと し、 そ して、 遅延回路 Uj の遅延回路本体 D i を、 それがタ ィ ミ ング信号に与ぇる遅延時間 T U を して、 第 3 図に示 す値の遅延時間が'得られるべく搆成させる と した場合 に ぉぃて 、 上述 し た絶対誤差 T eが、 ·各遅延回路本 体がタ ィ ミ ング信号に与ぇる遅延時間に対 し、 ± 10 % でぁ る とすれば、 順次等間隔に と っ た、 値 T （ = 10 ± 1 )、 2 T q ( = 2 ( 10 ± 1 ) )、 3 T q ( = 3 (10 ± 1) ) ……中の所望の 1 っの値だけ遅延時間の与ぇ られた出 カタ ィ ミ ング信号 Q 2 を、 縦繞接続回路 Gから出カさ せる こ と ができる。
    [0068] なぉ、 遅延回路 U j の遅延回路本体 D i を遅延時間
    [0069] T 」 が、 上述 し た（4)式の関係 を満足す る ょ ぅ に搆 成した場合にぉぃて、 各遅延回路本体がタ ィ ミ ング信 号に与ぇる遅延時間に相対誤差 T cを有する場合は、 出カタ ィ ミ ング信号 Q 2 に与ぇられる遅延時間の値は、 上述 し た飛ぴ時間 T qの値で順次等間隔に と っ た複 数の値中か ら と っ た 1 っの値にな らず、 設定分解能 T iと相对誤差 T cとの和（T d + T c)から、 上述した最 大遅延時間 T ma )C を与ぇる （5)式の右辺の Τ ίを（ T i + T C )に置き換ぇて得られる（T i + T c ) · ( m ^ - 1 ) までの間に ぉぃて、 上述し た飛び時間 ょ リ も大 きな飛ぴ時間の間隔を以って、 顺次不等間隔にとっ た 複数の値中から とっ た 1 っの値になる。 なぉ、 この場 合の最大竊び時間（これ を T mとする）は、 この場合 の遅延時間 T u の枏对誤差率の絶対値 e を加味して、
    [0070] T m = e - T d ( 2 mn - 2 mn-1 - l ) (6) で与ぇられる。
    [0071] また、 第' 1 図で上述した本願第 1番目の発明にょる タ ィ ミ ング信号遅延回路装置にぉぃて、 遅延回路 U i の遅延回路本体 D ; を上述 し た遅延時間 T ：： が、 作 用効果の項で上述した（2)式と同じ、
    [0072] (1 + β )Τ ί, = 1 (1 - β ) ( ∑ T^ + T, ;-L ； i ) + Td (7) の関係を満足する ょぅ に構成させたとする。 これは例 ぇば最大行数が 4行の場合、 T z の決定では、 （ 7 ) 式の右辺第ー項は、 （ 1 ー e ) T χ x = 0 となるので、
    [0073] ( 1 + e ) T z = T dょ り 、
    [0074] T Z 1 ½ T d Z ( 1 + e )と決定でき、 同様に、
    [0075] ( 1 + e ) T 3 ！ = ( 1 - e ) Tz l + T リ、
    [0076] T 31 = 2 / ( l + e ) - T 2 1 ,
    [0077] ( 1 + e ) T 4 x = ( 1 - β ) Τ 3 1 + Τ ά λ り、 - -
    [0078] T 4 ! = ( 1 - e )Z ( l + e ) · T 3 1 + T 21 ， ( 1 + e ) T 22 = ( 1 ー e ) (T41 + T 12 ) + T り 、 T22 = ( l - e ) / ( l + e ) - ( T 41 + 0 ) + T 21 , … と ぃ ぅ ょ ぅ に、 遅延時間の小さ ぃ遅延回路本体から順 次、 遅延時間 を決定すればょぃ。 すなゎち、 例ぇば、 上述 し た設定分解能 T d を 10PSと す る と き 、 遅延回 路 U の遅延回路本体 D i を、 それがタ ィ ミ ン グ信号に 与ぇ る遅延時間 T：」 を して、 上述 し た（7)式に基づき、 第 4 図に示す値の遅延時間（PS)が得 られる ょ ぅ に構成
    [0079] 10 させたとする。
    [0080] し かる と き は、 縦続接続回路 G か ら得られる出カタ ィ ミ ン グ信号 Q 2 の入カタ ィ ミ ン グ信号 Q 1 に对する 最大遅延時間 T ma x は、 相対誤差率 士 e を 有す る こ と か ら、 £ = ( 1 ー 6 ) （ 1 + 6 ) とする と き、 (8) 体 時 能 · 示 1 の 等 中 の所望の 1っの値だけ遅延時間の与ぇられたタ ィ ミ ン グ信号 Q 2 を、 縱続接続回路 Gから出カさせることが できる。
    [0081] 演算制御回路 は、 例ぇば第 9 図に示すょ ぅ に、 通 常の 1 チッブマィ ク ロプロセッサが有する基本的な機 能でぁる レジスタ群 1 、 加算器 2、 減算器 3、 比較器 4 にょっ て搆成でき、 以下のょ ぅ な制御手頫で設定値 T Pに最も近ぃ値を癸生する遅延回路本体の組合ゎ ' せを決定できる。 第 9 図で Ρは設定情報、 Ε は誤差情 報、 Wは制御情報、 W' は捕正用制御情報でぁ る 。
    [0082] 即ち、
    [0083] (1) 演算制御回路 Μ内のレジスタ群 1 に各遅延回路本
    [0084] 体の遅延時間実測値を予め記億してぉく 。
    [0085] (2) 遅延回路毎に、 遅延時間の大きぃ遅延回路本 か
    [0086] ら順に遅延時間設定値 Τ Ρと前記遅延回路本体 の実測値と を比較する。
    [0087] (3) 実測値が設定値 Τ Ρょ リ 小さ く なっ た時点でそ
    [0088] の遅延回路本体を選択する こ と と し、 設定値 ΤΡ から実測値を差し引ぃた値 τΡ' を改めて設定値と する。
    [0089] (4) 手顺（2)と（3)を遅延時間の大きな遅延回路から頫
    [0090] 次繰 リ 返 し、 設定値 Τ が設定分蘚能 T d以下 になっ たと ころで終了する。
    [0091] (5) 選択する遅延回路本体が決まってぃなぃ遅延回路
    [0092] が残ってぃる場合には、 それらはすべて遅延時間 ゼロ の遅延回路本体を選択する。
    [0093] 例ぇ ば、 上述 し た設定分解能 T d を 9 PSと し 、 そ して、 遅延回路 U〗 の遅延回路本体 D i を、 それがタ ィ ミ ング信号に対して与ぇる遅延時間 T U を して、 第 4 図に示す値の遅延時間が得 られるべ く 構成させる と し た場合 に ぉぃ て 、 上述 し た相対誤差 T c が、 各遅延 回路本体がタ ィ ミ ン グ信号に与ぇる遅延時間に対 し、 ± 10 % でぁ る とすれば、 値 T ' ( = 9 ± 0.9 ) ， 2 Tっ ( = 2 ( 9 ± 0.9) ) ， 3 T , ( = 3 ( 9 ± 0.9))……中の 所望の 1 っの値だ'け、 遅延時間の与ぇ られた出カタ ィ ミ ング信号 Q 2 を、 縦続接続回路 G から出カ させる こ と ができ る。
    [0094] 実施例 2 - 次に、 第 5 図 を伴っ て、 本顋第 2 番 目 の発明にょ る タ ィ ミ ン グ信号遅延回路装置の実施例を述べょ ぅ 。 第 5 図にぉぃて、 第 1 図と の対応部分には同ー符号 を付 し、 詳細説明を省喀する。
    [0095] 第 5 図に示す本願第 2番 目 の発明に ょ る タ ィ ミ ン グ 信号遅延回路装置は、 第 1 図で上述 した本顓第 1 番目 の発明に ょ る タ ィ ミ ング信号遅延回路装置の構成にぉ ぃて、 次の事項を除ぃて、 第 1 図の場合と 同様の搆成 を有する 。
    [0096] すなぉ ち 、 第 1 図で上述 し た複数 n 個の遅延回路 1； 1〜 1111の縦続接続回路 G に、 β 個（ β は 1 以上の 整数） の補正用遅延回路 U 〜 U ， が縦繞接続さ れ てぃる。 なぉ、 図にぉぃては、 簡単のため、 補正用遅 延回路の数 β が Γ 1 Jでぁる場合が示されてぃる。
    [0097] " 補正甩遅延回路 U s， （ i3 = 1 ， 2 …… J2 )は、 第 1
    [0098] 図の遅延回路 U j に準じて、 タ ィ ミ ング信号に互ぃ に異なる遅延時間を与ぇる複数 k偭、 例ぇば 4個の補 正用遅延回路本体 C ' D ' - と、 それら補正用遅 延回路本体 D i '〜 D ： - 4 ,の例ぇば出カ側に接繞され 且っ複数 k假（この場合、 4假）の補正用遅延回路本体
    [0099] D ，〜 D - 中の 1っを、 演算制御回路 Mからの補 正用制御情報 ：'に基づき選択する選択回路 S ' と を有する。
    [0100] 遅延回路 U s ' に ぉけ る補正用遅延回路本体 D *， ( a = 1 , 2 …… k )は、 遅延回路 U i にぉけ 'る遅延回路 本体 で用ぃ得る第 2 図で上述した系を用ぃ得る - 演算制御回路 は、 第 1 図の場合に準じて、 縦繞接 繞回路 G及ぴ G ' の縦続接繞回路か ら得 られる aカ タィ ミ ング信号 の入カタ ィ ミ ング信号 Q 1 に対す る遅延時間の予定の設定値 T pを表ゎ し てぃ る設定 情報 P と 、 縦続接続回路 G及ぴ G， の縱続接続回路 から得られる出カタ ィ ミ ング信号 Q 2 の入カタ ィ ミ ン グ信号 Q 1 に対する遅延時間 T Rの値の、 上述した 設定値 T Pか ら の誤差量を表ぉ してぃ る誤差情報 E と を受けて、 それら設定情報 Ρ及ぴ誤差情報 Ε の演算 ' を行ぃ、 遅延回路 〜 Unの選択回路 S に対する制御 情報 W t〜 W -と、 補正用遅延回路 U 〜 U ，の選択回 路 s 'に対す る 補正用制御情報 w 〜 w 'と を 、 縦 続接続回路 G 及び G， の縦続接続回路か ら 得 ら れ る 出カタ ィ ミ ング信号 Q 2 の入カ タ ィ ミ ン グ信号 Q 1 に 対する遅延時間 TRの値が上述 した設定値 TPに最も近 ぃ値で得られる内容で発生する。
    [0101] 以上が、 本願第 2 番目 の発明にょ る タ ィ ミ ング信号 遅延回路装置の実施例の構成でぁ る 。
    [0102] こ のょ ぅ な構成を有する本顚第 2 番目 の発明にょ る タ ィ ミ ング信号遅延回路装置にょれば、 それが、 上述 し た事項を除ぃて、 本願第 1 審目 の発明にょ る タ ィ ミ ング信号遅延回路装置と 同様の構成を有する ので、 詳 細説明 を省略する が、 遅延回路 U i〜じ のそ'れぞれに ぉぃてその選択回路 sにょっ て ii択さ れた遅延回路本 体 01〜！3^中の 1 っからなる、 全体と して n 酒の遅延 回路本体がそれタ ィ ミ ング信号に与ぇる遅延時間の和 と 、 補正用遅延回路 1 '〜！ J のそれぞれにぉぃてそ の 選択回路 S ' に ょ っ て選択 さ れ た補正用遅延回路 本体 D ^ Dk '中の 1 っからな る、 全体と して β 個の 補正用遅延回路本体がそれぞれタ ィ ミ ン グ信号に与ぇ る遅延時間の和 と の和の値でな る、 上述 し た設定値 Τ Ρに最も近ぃ遅延時間 T Rだけ、 入カ タ ィ ミ ング信号 Q 1 に対 して遅延 してぃる出カタ ィ ミ ング信号 Q 2 を、 縱続接続回路 G 及び G ' の縦続接続回路 か ら 出カ さ せる こ と ができ、 従っ て、 第 1 図で上述した本顥第 1 番目 の発明にょ る タ ィ ミ ン グ信号遅延回路装置と 同様 に、 タィ ミ ング信号遅延回路装置と しての機能が得ら れる
    [0103] また、 第 5 図に示す本顚第 2番目の発明にょるタィ ミ ング信号遅延回路装置の場合も、 第 1 図の場合と同 様に、 遅延回路 〜 11„の遅延回路本体 Di〜 Dm、 及 ぴ補正用遅延回路 u 〜 の補正用遅延回路本体 D 〜 D kノが、 高精度に搆成されてぃな く ても、 高精 度な遅延時間に遅延された出カタ ィ ミ ング信号 Q 2 を , 縦鐃接繞回路 G及ぴ G， の縦続接続回路から 岀カさ せる こと ができ、 また、 このため、 第 1 図で上述した 本顧第 1番目の発明にょるタ ィ ミ ング信号遅延回路装 置の 合と同様に、 タ ィ ミ ング信号遅延回路装 «を小 型密実に、 容易に、 半導体集積回路化する こ と ができ •0 =
    [0104] さ らに、 第 5 図で上述した本顚第 2番目の発明にょ る タ ィ ミ ン グ信号遅延回路装置にぉぃて、 遅延回路 Uj の遅延回路本体 D iがタ ィ ミ ング信号に与ぇる遅延 時間 T、： が、 前述した（4)式の闋係を満足するょ ぅ に、 遅延回路！！； の遅延回路本体 を構成させ、 また、 補 正用遅延回路 の補正用遅延回路本体 D«，のタ ィ ミ ング信号に与ぇる遅延時間を T とする と き、 その遅 延時間 T < が、 上述した（4)式に準じた、
    [0105] T «5 = T D · 一 1 ) · mS-1 (9) の関係を滴足するょ ぅ に、 遅延回路 U 'の遅延回路本 体 D o ' を搆成させ、 さ ら に、 縦続接繞回路 に ょ - -
    [0106] っ て、 出カ タ ィ ミ ン グ信号 Q 2 に、 分解能 T dの時 間刻みで、 縦続接続回路 G にぉける （ 6 )式に示 し た 最大飛ぴ時間 T mまで遅延が与ぇ ら れる ょ ぅ に、 補 正用遅延回路 U 〜 U の数 β と、 補正用遅延回路本 体 Di' Dk 'の数 k と を予め選んでぉく 。
    [0107] し かる と き は、 縱続接続回路 G及び G ' の縦続接 続回路から得られる出カタ ィ ミ ング信号 Q 2 の入カタ ィ ミ ン グ信号 Q 1 に対す る最大遅延時間 T m a x は、 相対誤差率 ± e を有する こ と から、
    [0108] ( 1 - e ) (mn - 1 ) Td≤ Tmax
    [0109] Tmax≤ ( l + e ) (m" - l ) Td (10) で与ぇ ら れる が、 遅延回路じェ〜'！； の遅延回路本体 D i D m 及び補正用遅延回路 U .〜 ϋ 'の補正用遅 延回路本体 D i，〜 D κ，のそれぞれがタ ィ ミ ング信号に 与ぇる遅延時間に相対誤差を有してぃても、 上述した 設定分解能 T dの値と 、 それに相対誤差率の.絶対値 e と を乗じた値（ e · T d )との和（ 1 + e ) T dから、 少 な く と も （10)式に示 し た最大遅延時間 T ma :< の最小 値 { ( 1 ー e ) ( m n - 1 ) T d ) ま での間 に ぉ レ、 て 、 （ 1 + e ) Tdの値でなる飛び時間 Tq 'の間隔を頗次等間隔 に と っ た複数の値 T；' ， 2 T ， 3 T; '……中の所望 の 1 っの値だけ遅延時間の与ぇ られた出カタ ィ ミ ング 信号 Q 2 を 、 縦続接続回路 G及ぴ G ' の縦続接続回 路から出カさせる こ と ができる。
    [0110] 演算制御回路 Mは、 例ぇば第 9 図に示すょ ぅ に、 通 常の 1 チップマィ ク ロプロセッサが有する基本的な機 能でぁる レジスタ群、 加算器、 缄算器、 比較器にょっ て構成で き 、 以下のょ ぅ な制御手頗で設定値 T pに 最も近ぃ値を発生する遅延回路本体の組合せを決定で きる。 即ち、
    [0111] (1) (6)式で与ぇられる飛びの最大時間 の半分の値 T TtZ 2 と 、 補正用遅延回路も含めて全遅延回 路の各遅延回路本体の遅延時間を実測した値と を 予め レジスタ群に記憶する。
    [0112] (2) 遅延時間設定値 TPに TmZ 2を加算し、 これを発 生すべき遅延量 T， と して レジスタ群に記憶する。
    [0113] (3) 遅延時間設定値 Τ Ρに ょ っ て決ま る 、 遅延回路 にぉける選択'すべき遅延回路本体の遅延時間実測 直 を レ ジスタ か ら 読出 し 、 ぞれ ら を加算 し Τ と し て レ ジ'ス タ に記憶する 。 T ^が実際に遅延 回路から発生される遅延時間でぁる。
    [0114] (4) 発生すべき遅延量 T 'から実測値 を減算し、 こ れを 1：2とする。 Τζが補正用遅延回路にょって発 生すべき遅延時間でぁる。
    [0115] (5) 捕正甩遅延回路の遅延回路本体の実測値を レジス タ 群か ら読出 し、 発生すべき値 Τ 2と比較して、 τ2に最も近ぃ値の遅延回路本体を選択する。 産業上の利用可能性
    [0116] 以上説明したょ ぅ に、 本発明にょる と、 遅延素子の 誤差にかかねらず所定単位毎の遅延時間を与ぇる こ と ができる。
    [0117] 本発明は半導体集積回路の動作試験のための信号の 発生に利用する こ と ができる。
    权利要求:
    Claims請求の範囲
    (1) 入カ信号に相互に異なる重み付けされた遅延時 間を与ぇるマ ト リ クス状に配列される複数の遅延素子 ( D i j )と、
    マ ト リ ク スの列毎にひとっの遅延素子を選択するセ レ ク タ （ S )と、
    選択された遅延素子を直列に接繞する手段と、 遅延時間の設定値と各遅延素子の誤差量に応じて前 記セ レ ク タ を制御する演算制御回路（M )と を有する こ と を特徵とするタィ ミ ング信号遅延回路装置。
    (2) 前記遅延素子の遅延時間 T が次式に従って設 定される こ と を特徵とする特許請求の範囲第 1項記载 のタィ ミ ング信号遅延回路装置 ； ■
    T = T i ( i ー 1 ) m - :
    T i ； 設定分解能
    i ； 遅延素子の行番号
    ' J ； 遅延秦子の列番号
    m ； マ ト リ ク スの行数
    (3) 前記遅延素子の遅延時間 T u が次式に従っ て設 定される こ と を特漦とする特許請求の範囲第 1項記载 の タ ィ ミ ン グ信号遅延回路装置 ；
    ( 1 + e ) T u = ( 1 - e ){ ∑ TmK + T 1 } + Τά
    T d ； 設定分解能
    i ; 遅延素子の行番号 J ； 遅延素子の列番号
    m ； マ ト リ ク スの行数
    e ； 各遅延素子の 遅延時間 の相対誤差率 の 絶対値
    (4) 少な く と もひとっの補正マ ト リ ク ス遅延回路装 置が前記遅延回路装置に直列に接続され、 該補正マ ト リ ク スは、 マ ト リ ク ス状に配列され重み付けされた複 数の遅延素子と 、 マ ト リ ク スの列毎にひとっの遅延素 子を選択 し、 前記演算制御回路にょ リ制御される セ レ ク タ と 、 選択された遅延素子を直列に接続する手段と を具備 し、 該補正マ ト リ ク スにょ り 、 各遅延素子の誤 差 に も か かゎ ら ず設定分解能 T i毎の遅延時間の設 定を可能と ·する こ と を特徴とする、 特許請求の範囲第
    2項記载の タ ィ ミ ン グ信号遅延回路装置。
    (5) 前記補正マ ト リ ク ス を構成する各遅延素子の遅 延時間 T ^が次式を満'足する こ と を特徵とする特許請 求の.範囲第 4項記載のタ ィ ミ ング信号遅延回路装置 ； T = T i ( α - 1 ) Κ '5" 1
    a ； 補正マ ト リ ク スにぉける遅延素子の行番号 補正マ ト リ ク スにぉける遅延素子の列番号
    K ; 補正マ ト リ ク スの行数
    (6) m ≥ 3 でぁる こ と を特徴とする特許請求の範囲 第 2項記載のタ ィ ミ ング信号遅延回路装置。
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1988-04-07| AK| Designated states|Kind code of ref document: A1 Designated state(s): KR US |
    优先权:
    申请号 | 申请日 | 专利标题
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